偶看新闻蜂拥而至那个是错别字:边沿检测
来源：百度文库 编辑：偶看新闻 时间：2024/04/28 02:48:03
转帖]脉冲边沿检测（Verilog） 
Post By：2009-3-26 11:04:18
在很多时候都要对输入脉冲进行边沿检测，如PS/2时序，ps2_data数据在ps2_clk时钟下降沿接收。
Post By：2009-3-26 11:04:18 在很多时候都要对输入脉冲进行边沿检测，如PS/2时序，ps2_data数据在ps2_clk时钟下降沿接收。
边沿检测Verilog程序代码：
布线布局后仿真波形如下图：
点击看原图
可以注意到其中的移位寄存器用了非阻塞赋值(<=)
ps2_clk_r0<=ps2_clk;
ps2_clk_r1<=ps2_clk_r0;
ps2_clk_r2<=ps2_clk_r1;
如果用阻塞赋值的话，综合的时候会把其中两个寄存器去点，用阻塞赋值(=)
ps2_clk_r0=ps2_clk;
ps2_clk_r1=ps2_clk_r0;
ps2_clk_r2=ps2_clk_r1;
会出来这样的警告：
WARNING:Xst:646 - Signal
Register
Found 1-bit register for signal
WARNING:Xst:2677 - Node
点击看原图
从RTL可以看到，只剩ps2_clk_r1一个D触发器。
点击看原图
上图是非阻塞赋值综合后的RTL，可以看出，有三个D触发器做移位寄存器。通过移位，对边沿进行检测。
程序工程文件下载：http://space.ednchina.com/upload/2009/3/24/86bb5e63-8959-47c4-af52-10ac330554d3.rar
代码还有一种写法：
布线布局后仿真波形和之前程序的仿真波形一样
点击看原图
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