高校制霸 2008:深圳市深科特电子技术有限公司-SDRAM 布线要领
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同步动态随机存储器(Synchronous DRAM,SDRAM):是目前主推的PC 100和PC133规范所广泛使用的内存类型,它的带宽为64位,3.3V电压,目前产品的最高速度可达5ns。它与CPU使用相同的时钟频率进行数据交换,它的工作频率是与CPU的外频同步的,不存在延迟或等待时间。
双倍速率SDRAM(Dual Date RateSDRAM,DDRSDRAM):又简称DDR,由于它在时钟触发沿的上、下沿都能进行数据传输,所以即使在133MHz的总线频率下的带宽也能达到2.128GB/s。DDR不支持3.3V电压的LVTTL,而是支持2.5V的SSTL2标准
(一). 关于 SDRAM
Pp芯片
Sdram芯片
Data、Dqs
Clk0+/-
Addr、Ctrl
Sdram芯片
Clk1+/- Fb、St
Data、Dqs
1. 信号分组:我们一般把它分为六组
(1) Sdram_adrctrl(包含所有的地址和控制信号)
(2) Sdram_clk(包含所有的时钟信号:clk0/1/+/-,Feedback_clk,Startburst)
(3) Sdram_dqs_l(包含DQS0..3)
(4) Sdram_dqs_h(包含DQS4..7)
(5) Sdram_data_l(包含DQ(0..31),DQM(0..3))
(6) Sdram_data_h(包含DQ(32..63),DQM(4..7))
2. 布局时应注意以下几点:
(1) 使用0402封装的上拉电阻
(2) 上拉电阻靠近SDRAM端摆放
(3) 每四个电阻旁摆放一对退耦电容,且第一个为Vtt to Ground类,第二个为Vtt to Vddq类
(4) 退耦电容尽量靠近SDRAM的对应管脚摆放
(5) 参考电压的小电容应靠近SDRAM的管脚放置
3. 布线时应注意以下几点:
(1) 间距方面的要求:
(a) CLK、DQS信号与其它信号至少保持20mil以上的space
(b) DATA信号与其它信号至少保持15mil以上的space(DATA信号组与组之间也要有15mil以上的space),为了绕线方便,我们把DATA信号分为八组,分别为
Group0:DQ(0..7)、DQM0、DQS0
Group1:DQ(8..15)、 DQM1、DQS1
Group2:DQ(16..23)、DQM2、DQS2
Group3:DQ(24..31)、DQM3、DQS3
Group4:DQ(32..39)、DQM4、DQS4
Group5:DQ(40..47)、DQM5、DQS5
Group6:DQ(48..55)、DQM6、DQS6
Group7:DQ(56..63)、DQM7、DQS7
(c) ADDR、CTRL信号与其他信号至少保持15mil以上的space
(2) 长度方面的要求:
(a) 差分时钟对做误差+/-10mils
(b)DQS(0..7)做误差+/-250mils
(c) DATA信号组间控制在+/-250mils,本身做+/-100mils
(d)ADDR信号与时钟信号控制在+/-850mils,同一信号的两分叉的长度控制在+/-50mil
(e)Feedback_clk、Startburst这两信号要等于DQS(0..7)平均长度加上CLK0/1平均长度,即Length(Feedback_clk、Startburst)=Average_Length(DQS(0..7))+Average_Length(clk0/1/+/-)
4.单线阻抗控制在50ohm,对于地址和控制信号,分叉点到两SDRAM(可能的情况下)的阻抗控制在60-65ohm,以确保阻抗的连续
5. Topology
(1) 对于CLK、Dqm、Dq、Dqs信号
Driver
Resistor
Sdram
(a)
Sdram至Resistor尽可能的短
Sdram
Resistor
Driver
(b)
Resisor至Sdram尽可能的小于0.5inch
(2) 对于Addr、Ctrl信号
Resistor
Sdram
Driver
Sdram
Resistor
Resistor至Sdram尽可能的小于0.3inch
(3) 对于FD_CLK、Startburst信号
Driver
Resistor
Resistor
6.布线要点:
(1) CLK0+、CLK0-以差分形式布线,抑制共模噪声
(2) CLK1+、CLK1-以差分形式布线,抑制共模噪声
(3) 同组DQ信号可以任意交换,以改善布线
(4) 在同一SDRAM中,每两组信号可以任意交换,以改善布线
(5) 对ADDR、CTRL的Y型拓扑接法应注意将过孔放置在两SDRAM之间,确保两分叉的长度相同且短
(6) 同组信号相同层完成,同一信号若换层,要有共同的地回流平面,若没有共同地平面需要在换层处加地孔
(7) 使用0402封装电阻以节省PCB空间
(8) 尽量少过孔
7.电源的处理
VTT用两表层铺铜处理,在其周边均匀的打一圈孔,0402封装电阻管脚处用走线接铜处理,避免两电阻间连锡,造成焊接不良;其它电源用平面层处理。
(二). 关于DDR SDRAM
Clock Buffer
Clk0+/- Fb
Clk1+/-
Sibyte
Clk2+/- Clk+/-
Addr、Ctrl
Data
1. 信号分组,我们把它分为三组
(1) DDR_A/C(包含Address、Control信号)
(2) DDR_CLK(包含所有的CLK+/-信号)
(3) DDR_DQ/DQS(包含Data、Ecc、Dqs信号)
2. 布局时应注意以下几点:
(1)对于DIMMs,匹配电阻应靠近第一DIMMs放置
对于RAMs,匹配电阻应靠近Sibyte放置
(2)所有的上拉电阻摆放在最后一个DIMMs之后,每四至六个信号放置一个0.1uf或者0.22uf的0603封装的电容且靠近上拉电阻
3. 布线时应注意以下几点:
(1) 间距方面的要求
(a) CLK信号于其它信号保持4:1的space
CLK以差分形式1:1的space布线
(b)DQ/DQS信号以3:1的space布线,与其它信号保持4:1的space(3:1(即线边缘与线边缘的距离)=3X线到相邻地平面的距离),为了绕线方便,我们把DQ/DQS分为九组,分别为
Group0:DQ(0..7)、DQS0
Group1:DQ(8..15)、DQS1
Group7:DQ(56..63)、DQS7
Group8:ECC(0..7)、DQS8
(c) A/C信号以3:1的space布线,与其它信号保持4:1的space
(2)长度方面的要求
(a) A/C信号尽量短,但信号间需小于+/-1500mil的误差
(b)CLK信号差分对本身做+/-12mil,差分对间做+/-50mil的误差,且满足Length=SB..PLL+PLL..DIMM-PLL..FB
SB..PLL=Sibyte至PLL Clock buffer的长度
PLL..DIMM=PLL Clock buffer至DIMM的长度
PLL..FB=PLL Clock buffer的反馈时钟长度
对于DIMMs
LongestA/C+6in
对于RAMs
LongestA/C+4in
(c) DQS(0..8)做 +/-400mil的误差
对于DIMMs@167MHz
CLK-7in<=DQS<=CLK-1in
对于RAMs@200MHz
CLK-5in<=DQS<=CLK-2in
(d)DQ/DQS信号组内做+/-50mil的误差
(e) 所有的DQ/DQS长度都需加上Sibyte的Pin内长度
4. 单线阻抗控制在60Ohm,差分控制在120Ohm
5. Topology
(1) 对于A/C信号
对于DIMMs VTT
Rpack
Sibyte
A/C
对于RAMs
Ram0
Ram1
Ram2
Rpack
Sibyte
A/C
Ram3
Ram4
(2) 对于DQ/DQS信号
Sibyte
Rpack
DQ/DQS
(3) 对于CLK
Sibyte
PLL
SB DIMM
FB
6. 布线要点
(1) CLK以差分形式布线,抑制共模噪声
(2) 同组信号以相同层完成,尽量不换层,同一信号若换层,要有共同的地回流平面,若没有共同地平面需在过孔处加地孔
(3) 使用排阻以节省PCB空间
(4) 排阻到DIMMs用表层处理,尽量短、顺畅