第20届金像奖完整版:74LS373 八 D 锁存器

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74LS373

　　

74ls373的照片及内部结构(4张)　八 D 锁存器(3S,锁存允许输入有回环特性) 　　简要说明: 　　373为三态输出的八 D 透明锁存器,共有 54S373 和 74LS373 两种线路 　　结构型式，其主要电器特性的典型值如下(不同厂家具体值有差别): 　　型号 tPd PD 　　54S373/74S373 7ns 525mW 　　54LS373/74LS373 17ns 120mW 　　373 的输出端 O0~O7 可直接与总线相连。 　　当三态允许控制端 OE 为低电平时，O0~O7 为正常逻辑状态，可用来驱动负载或总线。当 OE 为高电平时，O0~O7 呈高阻态，即不驱动总线，也不为总线的负载，但锁存器内部的逻辑操作不受影响。 　　当锁存允许端 LE 为高电平时，O 随数据 D 而变。当 LE 为低电平时，O 被锁存在已建立的数据电平。当 LE 端施密特触发器的输入滞后作用，使交流和直流噪声抗扰度被改善 400mV。 　　引出端符号： 　　D0～D7 数据输入端 　　OE 三态允许控制端（低电平有效） 　　LE 锁存允许端 　　O0~O7 输出端 　　真值表： 　　 DnLEOEOnHHLHLHLLXLLQ0XXH高阻态

74LS373的工作原理是什么？

2011-7-5 15:50 提问者：匿名 | 浏览次数：865次  2011-7-5 19:00 最佳答案 
当三态允许控制端 OE 为低电平时，O0~O7 为正常逻辑状态，可用来驱动负载或总线。当 OE 为高电平时，O0~O7 呈高阻态，即不驱动总线，也不为总线的负载，但锁存器内部的逻辑操作不受影响。　　当锁存允许端 LE 为高电平时，O 随数据 D 而变。当 LE 为低电平时，O 被锁存在已建立的数据电平。当 LE 端施密特触发器的输入滞后作用，使交流和直流噪声抗扰度被改善 400mV。
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