偶看新闻大周朝一共多少年:PCI-E设计
来源：百度文库 编辑：偶看新闻 时间：2024/04/27 23:28:32
http://i.cmpnet.com/eet/news/03/november/SS1295_INTELPCB_PG_64.gif
http://www.nxp.com/acrobat_download/applicationnotes/AN10373_1.pdf
http://solution.eccn.com/pdf/Altera_072942_1.pdf
可传输2.5Gbps差动信号的PCI-Express电路基板图案
虽然PCI bus为32位或是64位宽的parallel bus，然而PCI-Express却是由serial bus构成，接着再用一对的差动信号，以2.5Gbps速度进行通信(图52)。差动信号的送信与收信为set时称为Lane。由于PCI-Express的信号传输规范是以1/4/8/16/32的Lane数作定义，因此设计上必需考虑传输频宽才能选择Lane数。
图52 PCI-Express的rain结构
此处假设PCI Express/PCI-X桥接(bridge)41210(Intel)可以支持1/4/8的Lane，依此介绍PCI-Express 8 Lane高速差动信号的电路基板图案设计技巧。
图53是利用8 Lain连接PCI-Express与PCI-Express桥接时的基板图案，如图所示它是利用图案之间的间隔与宽度，调整差动pair与构成pair的一条Line的阻抗，藉此维持信号质量(Signal Integrity)。
表7是PCI-Express的差动收信端输入阻抗规范，PCI-Express必需根据上述规范差动pair内作等长布线设计；表8是PCI-Express的阻抗规范，PCI-Express用电路基板图案弯曲的场合必需作R角折弯设计，因为差动pair维持等距间隔，可以有效抑制阻抗变动(图54)。Layout时图案尽量在基板表层环绕。此外每个via会使信号衰减0.5～1.0dB，为防止信号劣化设计上via的数量越少越好。使用复数Lane时差动pair必需邻接设计，pair与pair之间呈间隔状区隔。相差动pair之间的场合，pair与pair之间的间隔是差动之间5倍距离；非同相差动时pair与pair之间的间隔是差动之间3倍距离(图55)。
图53 利用8 Lain连接PCI-Express与PCI-Express桥接时的基板图
项目
最小
标准
最大
DC差动输入阻抗
80
100
120
DC输入阻抗
40
50
60
表7 PCI-Express的差动收信端输入阻抗规范(单位:Ω)
信号名
连接器至IC的线长
via之间的误差
PCIE_RP0
35.967
0.002
PCIE_RN0
35.965
PCIE_RP1
21.707
0
PCIE_RN1
21.707
PCIE_RP2
24.964
0.003
PCIE_RN2
24.967
PCIE_RP3
28.957
0.002
PCIE_RN3
28.959
PCIE_RP4
23.24
0
PCIE_RN4
23.24
PCIE_RP5
23.943
0.003
PCIE_RN5
23.94
PCIE_RP6
37.407
0.002
PCIE_RN6
37.405
PCIE_RP7
39.584
0
PCIE_RN7
39.584
(a)PCI-Express收信端的导线长度(容许误差以0.127mm作指示)
信号名
连接器至IC的线长
via之间的误差
PCIE_TP0
35.424
0
PCIE_TN0
35.424
PCIE_TP1
30.962
0
PCIE_TN1
30.962
PCIE_TP2
25.064
0.01
PCIE_TN2
25.074
PCIE_TP3
30.197
0.003
PCIE_TN3
30.2
PCIE_TP4
23.736
0
PCIE_TN4
23.736
PCIE_TP5
26.355
0.011
PCIE_TN5
26.344
PCIE_TP6
31.913
0
PCIE_TN6
31.913
PCIE_TP7
37.606
0.003
PCIE_TN7
37.603
(b)PCI-Express送信端的导线长度(容许误差以0.127mm作指示)
表8 PCI-Express的差动收信端输入阻抗规范(单位Ω)
图54 pattern不可作直角弯曲
图55 差动pair邻接时，pair之间的间距
http://www.nxp.com/acrobat_download/applicationnotes/AN10373_1.pdf
http://solution.eccn.com/pdf/Altera_072942_1.pdf
可传输2.5Gbps差动信号的PCI-Express电路基板图案
虽然PCI bus为32位或是64位宽的parallel bus，然而PCI-Express却是由serial bus构成，接着再用一对的差动信号，以2.5Gbps速度进行通信(图52)。差动信号的送信与收信为set时称为Lane。由于PCI-Express的信号传输规范是以1/4/8/16/32的Lane数作定义，因此设计上必需考虑传输频宽才能选择Lane数。
图52 PCI-Express的rain结构
此处假设PCI Express/PCI-X桥接(bridge)41210(Intel)可以支持1/4/8的Lane，依此介绍PCI-Express 8 Lane高速差动信号的电路基板图案设计技巧。
图53是利用8 Lain连接PCI-Express与PCI-Express桥接时的基板图案，如图所示它是利用图案之间的间隔与宽度，调整差动pair与构成pair的一条Line的阻抗，藉此维持信号质量(Signal Integrity)。
表7是PCI-Express的差动收信端输入阻抗规范，PCI-Express必需根据上述规范差动pair内作等长布线设计；表8是PCI-Express的阻抗规范，PCI-Express用电路基板图案弯曲的场合必需作R角折弯设计，因为差动pair维持等距间隔，可以有效抑制阻抗变动(图54)。Layout时图案尽量在基板表层环绕。此外每个via会使信号衰减0.5～1.0dB，为防止信号劣化设计上via的数量越少越好。使用复数Lane时差动pair必需邻接设计，pair与pair之间呈间隔状区隔。相差动pair之间的场合，pair与pair之间的间隔是差动之间5倍距离；非同相差动时pair与pair之间的间隔是差动之间3倍距离(图55)。
图53 利用8 Lain连接PCI-Express与PCI-Express桥接时的基板图
项目
最小
标准
最大
DC差动输入阻抗
80
100
120
DC输入阻抗
40
50
60
表7 PCI-Express的差动收信端输入阻抗规范(单位:Ω)
信号名
连接器至IC的线长
via之间的误差
PCIE_RP0
35.967
0.002
PCIE_RN0
35.965
PCIE_RP1
21.707
0
PCIE_RN1
21.707
PCIE_RP2
24.964
0.003
PCIE_RN2
24.967
PCIE_RP3
28.957
0.002
PCIE_RN3
28.959
PCIE_RP4
23.24
0
PCIE_RN4
23.24
PCIE_RP5
23.943
0.003
PCIE_RN5
23.94
PCIE_RP6
37.407
0.002
PCIE_RN6
37.405
PCIE_RP7
39.584
0
PCIE_RN7
39.584
(a)PCI-Express收信端的导线长度(容许误差以0.127mm作指示)
信号名
连接器至IC的线长
via之间的误差
PCIE_TP0
35.424
0
PCIE_TN0
35.424
PCIE_TP1
30.962
0
PCIE_TN1
30.962
PCIE_TP2
25.064
0.01
PCIE_TN2
25.074
PCIE_TP3
30.197
0.003
PCIE_TN3
30.2
PCIE_TP4
23.736
0
PCIE_TN4
23.736
PCIE_TP5
26.355
0.011
PCIE_TN5
26.344
PCIE_TP6
31.913
0
PCIE_TN6
31.913
PCIE_TP7
37.606
0.003
PCIE_TN7
37.603
(b)PCI-Express送信端的导线长度(容许误差以0.127mm作指示)
表8 PCI-Express的差动收信端输入阻抗规范(单位Ω)
图54 pattern不可作直角弯曲
图55 差动pair邻接时，pair之间的间距
PCI和PCI-E
PCI-E E是什么意思？
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请问什么是PCI-E?
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什么是PCI-E显卡？